温戈，想当作家的数字IC设计工程师 公众号：温故知芯 阅读原文 我觉得这个问题就是为我量身定制的！作为前 Teradyne ATE 工程师，现 AMD DFT+ 数字 IC 设计工程师，以亲身项目经验，来谈谈这个问题。 先来说一下完整的测试流程，再针对题主的两个问题回答一下。 一、芯片测试概述 芯片测试分两个阶段，一个是 CP（Chip Probing）测试，也就是晶圆（Wafer）测试。另外一个是 FT（Final Test）测试，也就是把芯片封装好再进行的测试。 CP 测试的目的就是在封装前就把坏的芯片筛选出来，以节省封装的成本。同时可以更直接的知道 Wafer 的良率。CP 测试可检查 fab 厂制造的工艺水平。现在对于一般的 wafer 成熟工艺，很多公司多把 CP 给省了，以减少 CP 测试成本。具体做不做 CP 测试，就是封装成本和 CP 测试成本综合考量的结果。 一片晶圆越靠近边缘，die（一个小方格，也就是一个未封装的芯片）出问题的概率越大。 随着芯片规模的越来越大，测试也更为复杂。ATE（Automatic Test Equipment）也就应运而生。 目前 ATE 公司最大的是 Teradyne 和爱德万，NI 目前也在做这一块，并且很多小公司都在用 NI 的仪器。国内的公司知名的有长川科技。 ATE 作为集成了众多高精密的 Instruments 的设备，价格自然不菲。一台泰瑞达的高端 Ultra Flex 可以买上海的几套房！ 二、芯片测试流程 在测试之前，当然要有 ATE 设备，CP 测试需要 Probe Card, FT 测试需要 Load board, Socckt 等。来一张全家福吧。最下边左一是 Load Board(又叫 DUT Board), 左二是 Probe Card. 然后由芯片设计公司来提供 Design Spec 和 Test Spec(datasheet)来制定 Test Plan,开发测试程序，建立测试项。 Test Plan 示意图： 一般测试通常包含以下测试项： DC parameters Test 主要包含以下测试，Continuity 测试(又称 open/short test)主要是检查芯片的引脚以及和机台的连接是否完好。其余的测试都是检查 DC 电气参数是否在一定的范围内。 Continuity Test Leakage Test (IIL/IIH) Power Supply Current Test (IDDQ) Other Current/Voltage Test (IOZL/IOZH, IOS, VOL/IOL, VOH/IOH) LDO，DCDC 电源测试。 以下这张图就是 open/short test 原理示意图，DUT（Device Under Test）的引脚都挂有上下两个保护二极管，根据二极管单向导通以及截至电压的特性，对其拉 / 灌电流，然后测试电压，看起是否在设定的 limit 范围内。 整个过程是由 ATE 里的 instruments PE(Pin Electronics)完成的。 Digital Functional Test 这部分的测试主要是跑测试向量（pattern），pattern 则是设计公司的 DFT 工程师用 ATPG（auto test pattern generation）工具生成的。 pattern 测试基本就是加激励，然后捕捉输出，再和期望值进行比较。 与 Functional Test 相对应的的是 Structure Test，包括 Scan，Boundary Scan 等，Pattern 是根据芯片制造过程中产生的的 defects 和 fault 模型来产生的，详细介绍参见下文。 https://zhuanlan.zhihu.com/p/161185302 应用 Structure Test 能更好的提高覆盖率。 当然还有 Build-in-Self-Test (BIST）主要是针对 memory 进行的测试。 AC Parameters Test 主要是 AC Timing Tests，包含 Setup Time, Hold Time, Propagation Delay 等时序的检查。 ADC and DAC Test 主要是数模 / 模数混合测试，检查信号经过 ADC/DAC 后的信号是否符合期望，这个地方涉及到的信号知识比较多。总体来说包含静态测试和动态测试。 Static Test – Histogram method (INL, DNL) Dynamic Test – SNR, THD, SINAD 除了以上常规测试项，根据芯片的类型不同可能会进行不同的测试，比如 RF 测试，SerDes 高速测试。Efuse 测试等。 一个基本的测试流程图如下： 测试流程图 所有的测试项都是在 ATE 上执行的，一般会执行几秒到几十秒，因为 ATE 是根据机时来付费的（很少有海思，苹果这种土豪公司一次买数十台），所以缩短测试时间变得尤其重要！另外一般芯片在量产测试的时候，都是百万颗或者千万颗，每个芯片节省一秒，总体来说缩短的时间还是很可观的。 在测试执行完成后，ATE 会输出一个 Datalog，以显示测试结果。对于测试 pass 或 fail 测试项的不同，也会对其进行分类(Bin)，最后由 Handler 分拣。 datalog 示意图： 以上就是芯片的测试完整流程。再放两张芯片测试的封测厂 / 实验室的环境图： 封测厂需要穿静电服 图为 Advantest 测试机台 至于题主的两个问题： 1、BGA 这样的封装，应该不能多次焊接吧，那又如何上电测试呢？ 对于封装好的芯片，通常测试是不需要进行焊接的，它和 ATE 机台的连接方式是通过 socckt 和 Load board。 socckt 也就是放芯片的底座，长这样： 不同大小，不同封装类型的芯片，socckt 也不同，有专门的做这个的厂商。 先把芯片放到 socckt 里，再把 socckt 放到 load board 上，load board 再放在机台上。有的 load board 很重，对很多女同志来说搬起来是有些辛苦啊！ 一个 load board 上面支持放多个 socckt，我们称其为 site。示意图如下，共 6 个 site，可以对 6 个芯片同时进行测试： 2、那么多的功能，真的要写软件一样一样测吗？很费时间吧 在这里先说明一下，芯片的逻辑功能是有 IC 验证工程师来完成的，是在流片之前，并不依赖于测试。 而芯片测试里的 function test/structure test 是跑 pattern， 测试的是在制造过程中芯片是否有缺陷，从而影响功能 / 性能。 所以测试工程师所需要的关心的就是把 pattern 都跑通，如果跑不通可能会和 DFT 工程师一起进行 diagnosis。 测试工程在写测试项的时候，也不是要一行一行代码去写，通常 ATE 机台的嵌入式软件都有提供测试项的 Template, 只需要填写参数就好。另外针对一些大客户的成熟测试项，也会开发一些测试模板，留好必要的参数接口，这样就很方便应用到其他的芯片测试上。 写在最后： 一个完备的的芯片测试不是靠芯片测试工程师一个人完成的，而是需要设计工程师，DFT 工程师的支持，以及由可靠的 EDA 工具，优秀的硬件支撑等多方因素共同决定的。 芯片测试是极其重要的一环，有缺陷的芯片能发现的越早越好。在芯片领域有个十倍定律，从设计 -->制造 -->封装测试 -->系统级应用，每晚发现一个环节，芯片公司付出的成本将增加十倍！！！ 所以测试是设计公司尤其注重的，如果把有功能缺陷的芯片卖给客户，损失是极其惨重的，不仅是经济上的赔偿，还有损信誉。因此芯片测试的成本也越来越高！ 在 IC 行业，每一个环节都要十分小心，一次流片的费用在数十万美金，一天的 ATE 机台使用几百美金。而一个芯片的利润可能只有几美分。这也是 IC 行业投资周期长，收益少的原因，基本前几年都在亏钱。幸运的是国家越来越重视芯片了，期待国内 IC 发展能越来越好。 以上，共勉！ 阅读原文
